Верификация цифровых устройств: курс лекций
Описание
Настоящий курс лекций предназначен для обучающихся, изучающих верификацию как один из этапов проектирования цифровых устройств. Для успешного освоения материала обучающиеся должны знать основы цифровой схемотехники, иметь навыки разработки цифровых устройств с использованием языка Verilog (предпочтительно) или VHDL и иметь опыт работы с языком С++. Лекции состоят из двух глобальных разделов. В первой части курса обучающимся предлагается освоить общие понятия верификации, современные подходы к построению верификационного окружения и его основные компоненты и задачи. В качестве языка для разработки используется язык SystemVerilog, являющийся наиболее современным средством для проектирования верификационных окружений. Вторая часть курса посвящена изучению универсальной методологии верификации UVM и одноименной библиотеки классов. Последовательно рассматривается маршрут проектирования верификационного окружения в соответствии с данной методологией. Изучается назначение и структура базовых компонентов – драйвера, монитора, агента, окружения. Рассматриваются вопросы генерации тестовых воздействий с помощью последовательностей и генераторов. Затрагиваются вопросы сбора тестового покрытия для оценки эффективности разработанных тестов. В лекциях приводится достаточное количество примеров, в том числе рассмотрены нестандартные случаи. Подготовлено в рамках Проекта по созданию и развитию Международного научно-методического центра НИЯУ МИФИ.
